Print indd

Table 3. Time overhead breakdown for each of the nominal values of frequency sup-
ported by the CPU. Time values in (
µs).
396 MHz 792 MHz 900 MHz
U/K context-switch
9
9
9
Frequency setting (PLL) see Table
4
Voltage setting (I
2
C)
625
610
607
Table 4. Transition times matrix: the amount of time required to switch from one
operating frequency (row) to another (column). The values reported are in
µs.
Frequencies (MHz)
From/To
396 504 600 792 900 996
396
45
30/125
∗
504
8
27 121 122 121 122
600
7
125
27 123 122 122
792
7
124 123
27 123 123
900
7
123 122 123
27 121
996
7
122 122 123 122
27
∗
Switching time depending on previous frequency
Fig. 3. Voltage regulator performance. Darker line shows the transition from 0.95 V to
1.25 V, while the lighter line shows the 0.95 V to 1.1 V transitions.
current operating point. The PLL lock time is instead operating point depen-
dent. We detailed this point in Table
4
. Finally, the voltage setting performance
is limited by the I
2
C bus bandwidth, and is the dominating contribution. The
penalty introduced by the I
2
C bus becomes more evident as we compare the val-
ues in Table
3
with the oscilloscope output in Fig.
3
. What we observed is that
the voltage regulator performs the two transitions (from 0.95 V to 1.25 through
which a change of V and from 0.95 V to 1.1 V) in about 40
µs and 25 µs, respec-
tively. This means that the I
2
C overhead is actually more than 10 times the
voltage change time.

---

248
G. Massari et al.
In Table
4
we can now give a detailed look at the time required to switch
between operating frequencies. What we can see in the table is a regular pat-
tern, with the exception given by the frequency changes involving the lowermost
value, i.e. the 396 MHz frequency. The reason behind this has been discovered
by reading the data sheet coming with the development board. We have seen
indeed that the 396 MHz value comes from a secondary clock source which is not
managed through the PLL. Excluding this case, an actual change of frequency
requires 122
µs on average, while resetting the same frequency value takes 27 µs.
For the 396 MHz special case, scaling down the frequency is very fast (7–
8
µs), since no PLL is involved, as already said. The scaling indeed is actually
performed by simply multiplexing two different clock sources. When scaling up,
we measured two different timings, depending on the frequency previously set.
In one case, scaling up from 396 MHz took around 125
µs on average, which is
in line with all the other cases. This happens when we made a transition of type
X → 396 → Y . In another case, we experienced a switching time of only 30 µs,
that is the case of a transition of type X → 396 → X. In such a case the PLL is
already set for the frequency X, and the transition time is thus faster.
Summing up the two contributions at OS level, a DVFS transition requires
125 + 625 = 750
µs in the worst case scenario. During this time the CPU does not
perform any useful work, therefore this time represents a performance penalty.