Print indd

Table 1. Nominal CPU DVFS points supported by the NXP SoC.
Frequency (MHz) Voltage (V)
996
1.25
792
1.15
396
0.95

---

Towards Fine-Grained DVFS in Embedded Multi-core CPUs
245
Table 2. Voltage margins for the official DVFS points and the benchmark applications
Frequency
(MHz)
cpuburn
margin (V)
yes
margin (V)
FFT
margin (V)
996
0.125
0.175
0.175
792
0.125
0.175
0.175
396
0.150
0.150
0.150
uses Eq. (
1
) to algorithmically compute the voltage starting from the frequency.
Although we considered the possibility to extend the interpolation to values
higher than the nominal range for overclocking, one of the boards that we tested
had recurrent kernel panics above 1 GHz, while the other worked flawlessly up
to 1.14 GHz. Due to the significant variability between boards, we do not rec-
ommend overclocking the i.MX6Q SoC.
The next step has been the evaluation of the voltage margins of the nominal
DVFS points, to determine which was the voltage at which a fault may occur.
This is done in order to evaluate the reliability of the new DVFS points.
Three applications were tested to identify critical path failures: the port of
cpuburn for ARM, a simple ‘‘yes>/dev/null’’ on all the CPU cores and a
multi-threaded application computing Fast-Fourier Transformations, properly
instrumented to perform a consistency check of its data structures.
Table
2
reports the voltage margins computed as the nominal voltage minus
the highest voltage at which a failure occurs. For cpuburn and yes, that do not
produce an output, the observed failures were either a kernel panic or a board
lock-up, requiring a power-cycle to be operational again. For whatever concerns
the instrumented application, no consistency check failure has been observed,
and in all cases the failure was again a kernel panic or board lock-up, hence the
OS kernel was found to be more susceptible to failures than the applications.
The collected data shows that, given a certain application, the voltage margin
is nearly constant. The only variation is by no more than one DVFS voltage
step, which in this architecture is 25 mV. cpuburn stresses the CPU generating
a higher load with respect to yes and the instrumented FFT application, causing
failures also at voltage values at which the other two work. This is to be expected,
as the critical path failure also depends on temperature, and an application that
causes a higher current consumption causes a temperature increase in the SoC.
Summarizing, the voltage margins were found to be constant for each application.
The validation procedure of the new DVFS points has been performed as
follows: assuming that the fixed margins hypothesis is correct, and considering
that a decrease in voltage for a given frequency of 125
± 25 mV could cause a
failure, a decrease in voltage by 75 mV should not cause any failure. This should
hold true also for the intermediate DVFS points, not just the official ones. Now
assuming that also the linear relation of frequency to voltage is correct, it would
be possible to decrease the voltage computed through the linear interpolation
by 75 mV, and the resulting (voltage, frequency) point should still not fail.

---

246
G. Massari et al.
The performed test therefore consists of assigning a voltage value 75 mV lower
than Eq. (
1
), testing all the 51 DVFS points with the execution of cpuburn and
checking that no failure occurs. This test was performed, and as expected, no
failures have been reported, confirming that each of the 48 new DVFS points
has the same margin as the ones provided by the manufacturer.
A second test has been performed to assess the optimality of the obtained
points, by decreased the voltage an additional 50 mV, for a total of 125 mV. As
in this test the expected result is a failure, such as a kernel panic, it difficult to
automate. For this reason, not all DVFS points were tested, but for all the DVFS
points that have the same voltage (due to the voltage regulator granularity), only
the one with the highest frequency was tested. The result is that for all the tested
operating points, but two, we reported a failure. These two points are those with
a frequency of 492 and 444 MHz, respectively. A further test with the voltage
reduced by an additional 25 mV caused a kernel panic also in these two cases.
This test shows that of the 48 new DVFS points, 46 have at most 125 mV of
margin, and two have 150 mV, operating at ambient temperature. Finally, the
test was repeated with the other two applications and the other board, with
similar results.