М. М. Мусаев компьютер тизимлари ва тармоқлари

Кўп ядроли процессорларнинг биринчи архитектураси Intel Соrе моделида амалга оширилган. 2.23-расмда бу процессорнинг икки ядросининг функцияси келтирилган ва бир цикл ишлов беришнинг бажарилиш босқичлари баён этилган. Расмдан кўриниб турибдики ядроларнинг функциялари бир хил. Бу архитектуранинг ажралиб турадиган ўзига хос хусусиятлари ҳисобланади:

• 
  14 та босқичли конвейер ёрдамида тўрттагача буйруқларни динамик бажарилиши;
  
• 
  ички регистрлар ва кэш-хотирани интеллектуал бошқариш (L2 кэш-хотирани процессорнинг ҳар иккала ядролари билан биргаликда ишлатиш);
  
• 
  мультимедиа буйруқларининг яхшиланган қайта ишланиши, процессорнинг бир цикли давомида мультимедиали ишлов беришнинг кўплаб таркибий 128 битли буйруқларининг бажарилиши.
  

Архитектуранинг амалий ишлатилишига мисол бўлиб 2.24-расмда тасвирланган Intel Соrе2 процессорининг структура схемаси хизмат қилиши мумкин. Тасвирланган схемада аввалги расмда кўриб чиқилган дастурнинг бажарилишини мантиқий ўзига хос хусусиятлари акс эттирилган.

Intel Соrе 2 процессори L2 кэш-хотирага юклашни таъминлайдиган тизим шинаси (System Bus) орқали компьютернинг бошқа компонентлари билан ўзаро алоқа қилади. Ишлатиладиган дастурнинг буйруқлари L2 дан ўқилади, трансляцияланади ва тақсимлашларни олдиндан айтиш ва буйруқларнинг келиш тартибларини ўзгартириш мақсадида дастлабки декодлашдан (Pre Decode) ўтади. Кейин буйруқлар L1 кэшга (Instruction Queue) берилади, бу ерда улардан янгидан шакллантирилган навбат ташкил этилади, сўнг декодерга (Decode) узатилади. Декодлаш натижасида буйруқлар конвейерли бажарилишнинг мос поғоналари учун микрооперацияларга ўзгартирилади. Ҳар бир буйруқнинг микроинструкциялари сақланади. Декодлаш ва микроинструкциялар кодлари шакллантирилганидан кейин бажарилиш босқичи бошланади.

Дастлаб қўшимча регистрларни қайта номлаш ва тақсимлаш (Rename) ва микрооперацияларни мос қайта тартиблаш (Re Order Buffer), микрооперацияларни параллел бажаришини ишлатилиши мумкин бўлган уларнинг келиш тартибини ўзгартириш амалга ошади. Бажарувчи блоклар бўйича микроинструкцияларни режалаштириш ва тақсимлашни режалаштиргич (Scheduler) бажаради, микрооперация натижасида функционал қурилмалар бешта портларидан бирига берилади. Икки порт орқали (арифметик-мантиқий қурилма - A), яъни ҳар бир портлар бўйича доимий хотирадан (Flood Point Unit-F) маълумотларни ёзиш (Store-S) ва ўқиш (Leod-L) учун мўлжалланган бажарувчи блокларга юклаш амалга оширилади.
Расмда тасвирланган энг пастки блок L1 кэш-маълумотларга ва оператив хотирадаги маълумотларга мурожаат этишни ишлатиш учун мўлжалланган (D-Cache, D-TLB). D-TLB боғламаси (Translation Look Side Buffer) хотира саҳифаларининг виртуал манзилларини физик манзилларга трансляциялаш учун мўлжалланган.
Процессорнинг тузилиш схемасида микроинструкциялар ва мос маълумотлар кўрсатилган бешта портлар орқали бериладиган бажарувчи блоклар кўрсатилмаган. Бажарувчи қурилмаларда микрооперацияларни бевосита бажарилиши жараёни конвейернинг кейинги даражаларида амалга ошади, бу ерда ўқиш, декодлаш ва буйруқларни тартиблаштириш поғоналари ва мос микроинструкциялар кўрсатилган. Ишлов бериш конвейернинг кейинги босқичларида операндларни ўқиш (D-Cache ва B-TLB), ишлов бериш операцияларининг бажарилиш ва L1 хотирага натижаларни ёзиш бўлиб ўтади. Intel Core архитектурасида конвейернинг самарали узунлиги 14 та поғоналарни ташкил этади.