Talaba laboratoriya ishning maqsadini va ma’nosini hisobat berish darajasida to’liq o’zlashtirgandan so’nggina, u laboratoriya ishni o’rganishga yuboriladi

Loyiha ierarxiyasi va raqamli qurilma kontaktlarini analiz qilish

1. Loyihaning ierarxik ko'rinishi sahifasi Sources da (27.9 -rasm):

• loyiha nomi - lab1;
• loyiha uchun tanlangan VLSI - xc5vlx30-1ff324;
• ierarxiyaning yuqori darajadagi fayli - lab1.sch;
• ierarxiyaning quyi darajadagi fayllari;
• loyiha sozlamalari bo'lgan fayl - lab1.ucf.
Sxematik yoki matnli faylni ochish uchun mos keladigan satrda sichqonchaning chap tugmasini ikki marta bosing.
2. Lab1.sch loyihasi tavsifi ierarxiyasining yuqori darajali sxematik faylini oching. Ochilgan sxema 27.10 –rasmga mos kelishiga ishonch hosil qiling .
3. " Sources " yorlig'ini va keyin " Processes " yorlig'ini tanlab (27.10 -rasm), siz loyihaning ierarxik ko'rinishi oynasiga va loyihani amalga oshirish bosqichlari oynasiga o'tasiz (27.11 -rasm).

27.9 –rasm. Loyihaning ierarxik ko'rinishi

27.10 –rasm. Loyihaning sxematik bajarilishi

4. lab1.sch tavsifi ierarxiyasidagi yuqori darajali faylni tanlang (ustiga sichqonchaning chap tugmasi bilan bir marta bosing). Processes for: lab1 oynasida User Constraints papkasini kengaytiring va Floorplan IO-Pre-Synthesis qatorini tanlang.

27.11 –rasm. Loyihaning ierarxik ko'rinishi va loyihani amalga oshirish bosqichlari uchun oyna

5. Floorplan IO-Pre-Synthesis chizig'idagi sichqonchaning chap tugmachasini ikki marta bosing- “kirish vazifalari” ni belgilash grafik muharriri ishga tushadi. Bu laboratoriyada barcha “kirish vazifalari” allaqachon qo'yilgan. Siz faqat tekshirishingiz kerak

2
7.12 rasm. Grafik muharriri


Modellashtirish
Ushbu laboratoriya ishi doirasida xulq-atvorni modellashtirish ISE paketiga o'rnatilgan ISE simulation tizimi yordamida amalga oshiriladi. Modellashtirish mux_unit loyiha moduli uchun amalga oshiriladi (27.10 -rasm).
1. Sources dan mux_unit modulini tanlang (27.13 -rasm).
2 Project menyusidan New Source -ni tanlang.
3
. New source Wizard oynasida (27.14 -rasm) yaratilgan mux_unit_tb faylining nomini va Test Bench WaveForm fayl turini ko'rsating. Next tugmasini bosing.
27.13-rasm. Xulq -atvor modellashtirish uchun modul tanlash



27.14-rasm. Xulq -atvor modellashtirish uchun modul yaratish

4. Associate Source oynasida (27.15 -rasm) mux_unit modulini belgilang va Next bosing.

15. 
    –rasm. Modellashtirish moduli assotsiatsiyasi muloqot oynasi
    

5. Summary oynasi paydo bo'ladi. Finish tugmasini bosing.

6. Initial Timing and Clock Wizard ishga tushadi. 27.16-rasmda ko'rsatilganidek, barcha parametrlarni o'rnating. Finish tugmasini bosing
27.16-rasm. Vaqtinchalik parametrlarni ishga tushirish uchun dialog paneli

Vaqtinchalik diagrammalarni muharrirlash oynasi paydo bo'ladi (27.17 -rasm).

27.17-rasm. Sinov signallarini yaratish oynasi
8. "mux_unit" modulining kirish signali bo'lgan "Sel" signalining vaqt diagrammasida (27.18-rasm) sichqoncha kursorini 20 nsgacha bo'lgan zonaga joylashtiring, sichqonchaning o'ng tugmachasini bosing va "Set Value" buyrug'ini belgilang.
27.18-rasm. "Sel" signalining vaqt diagrammasida

Loyihani amalga oshirish jarayoni tugagandan so'ng, xabar oynasida (Konsol yorlig'i) quyidagi xabar ko'rsatiladi: Process "Generate Programming File"completed successfully (27.19 -rasm). Lab1.bit fayli yaratiladi (bit kengaytmasi FPGA oilasining FPGAlari uchun amal qiladi).

27.19 –rasm. Kompilyatsiya hisoboti
Design Summary ga o'ting, u kompilyatsiya natijalari haqidagi hisobotni ko'rsatadi.
Topshiriq: Loyihani tuzish natijalari bilan Device Utilization Summary jadvalini tahlil qiling, sarflangan FPGA resurslari to'g'risida xulosa chiqaring.