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Fine-Grained DVFS
The proposed approach applies to the case where the hardware components that
implement DVFS, the PLL and voltage regulator, can be programmed to obtain
more DVFS points than the number supported by the vendor-supplied drivers.
3.1
DVFS Points Extension
The power consumption of CMOS digital logic, without considering the static
contribution due to leakage, is governed by the well known expression P =
αCV
2
dd
f where V
dd
and f are the operating voltage and frequency, C the load
capacitance, and α a coefficient summarizing the switching activity.
However, voltage and frequency cannot be set arbitrarily, as voltage influ-
ences the logic delays. In fact, given a certain target frequency, a minimum volt-
age is required to allows the device to operate without incurring in a critical path
failure, leading to erroneous computations. A safety margin is usually added to
account for process variability and the temperature dependence of gate delays.
Figure
1
shows how DVFS points are located in the frequency-voltage plane.
The filled area represents the critical path failure region, i.e. the area including
voltage-frequency points for which we can experience system faults.
To extend the DVFS points set, the proposed approach assumes that the
boundary of the critical path failure region, as well as the margins, are unknown,
but can be identified through interpolation starting from the nominal DVFS
points. It is important to remind that DVFS margins depend on temperature,
running workload and process variability. The goal of our approach is not to fully
explore this dependence, but rather to select new DVFS points with margins that
are consistent with the ones selected by the manufacturer.

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G. Massari et al.