Print indd

parts are shorter and processing can take place faster. Therefore, it is avoided
that buffers run full.
For estimation of the hardware costs, we made a synthesis of the FPGA
model for an Altera Cyclone IV FPGA using Altera Quartus 16.0. Since scaling

---

124
M. Frieb et al.
Table 4. Overview on required hardware resources
Component
ALMs Registers Memory bits
Hardware ready
109
34
0
One 64-bit receive buffer slot 139
65
0
is proportional to the number of nodes, we synthesized 4 nodes and scaled the
numbers in Table
4
to one node. Hardware logic is measured in Logic Elements
7
and registers. Table
4
illustrates that implementing hardware ready costs 116
additional LEs at each node and 34 additional registers (the total layout with 4
nodes including hardware ready needs around 53 300 LEs and 21 500 registers).
One receive buffer slot requires 139 LEs and 65 registers and there are 32 of
them in each node. Therefore, saving only one receive buffer slot already pays
the hardware logic needed for ready synchronization.