Print indd

5
Evaluation
For the evaluation, we use the reduced complexity many-core (RC/MC) architec-
ture [
10
], a 64-bit distributed memory many-core with semi-bufferless routing.
It employs a combination of simple RISC-V cores with a lightweight NoC router
called PaterNoster [
11
]. Thereby, the PaterNoster routers realize xy-routing: flits
are forwarded bufferless first in x-direction until they reach the target column.
There, they are stored in the so-called corner buffer. Flits wait in the corner-
buffer, until there is a free slot to move them on in y-direction until they reach
their target node. Buffers are only needed as send, receive and corner buffers.
The NoC is organized as unidirectional torus. A FPGA model as well as a cycle-
accurate simulator written in C which was checked against the VHDL model
are open source
5
. For our programs, we utilize 4 RISC-V cores with a 5-stage
pipeline and the NoC works with TDMA in a One-to-All schedule [
12
]: in each
period each node is allowed to send one flit to any other node. This means that
in each period each node can receive at most one flit from each other node. Links
between nodes have a width of 69 bits: 64 bits for the payload of each flit, 2 bits
for adressing the target node, another 2 bits for adressing the sender node and 1
bit for the ready signal. The platform does not have any speculative components
as it is developed to have a predictable behaviour. Therefore, it is sufficient to
execute each program once. Repeating the execution leads to exactly the same
results.
5
They can be downloaded at
www.github.com/unia-sik/rcmc
.

---

122
M. Frieb et al.