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4.3
Impact of Ready Synchronization on Hardware Size
Ready flit handling requires additional hardware logic: in the focus is the hard-
ware bit array, how it is connected to the processing element and processes
incoming ready flits. It is the largest part of our hardware synchronization and

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Lightweight Hardware Synchronization for Avoiding Buffer Overflows in NoC
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grows with the number of nodes in the NoC. However, it scales very well as it
only grows with 1 bit per additional node (plus management logic). Further logic
is needed for the additional isReady signal, which is 1 bit wide and has to be
passed through from the senders’ send buffer to the receiver. Other signals com-
prise the flits’ source, destination, payload and routing information. Therefore,
the overhead should be at a maximum of 1–2% compared to the other infor-
mation that is sent through the NoC. Finally, the additional send instruction
srdy has to be provided. However, it does the same like the regular send besides
setting the isReady signal to 1, while the regular send instruction has to set it
to 0. This overhead should be negligible.
The additional logic might pay itself by saving buffer slots: Since the pro-
cessing element is not interrupted by incoming flits anymore, processing times
are reduced. The received data flits can immediately be processed. Therefore,
fewer buffer slots should be needed. But most promising seems that received
ready flits do not enter the receive buffer due to their handling in hardware.
Thus, the receive buffer is only needed for data flits and does not have to carry
any synchronization flits. Altogether, the load in the receive buffer is drastically
reduced and the processing element is not interrupted anymore by flits that are
currently not needed. Since ready flits do not carry a payload, even the send
buffer might be relieved: dedicated (small) send buffer slots that only save the
target node id could be utilized reducing the need for normal send buffer slots.