Kampiyuter injinering

MDYa – tranzistorlarda bajarilgan kalit sxemalar. Bir turdagi MDYa – tranzistorlarda bajarilgan kalit sxemalarning kamchiligi bo‘lib shu hisoblanadiki, boshqaruvchi tranzistorning ulangan holatida kalit orqali tok oqib o‘tadi. Bu tok juda zarur hisoblanmaydi, chunki maydoniy tranzistorning o‘rnatilgan toki amalda nolga teng bo‘ladi. Komplementar MDYa (kanal o‘tkazuvchanligi qarama – qarshi bo‘lgan tranzistorlarda) bajarilgan kalit sxemalar bu kamchiliklardan holi (65 -rasm). Bu kalitda ikkala tranzistor zatvorlari o‘zaro bog‘lanib yagona kirish hosil qiladilar. Stoklar birlashib yagona chiqish hosil qiladilar, istoklar esa asos bilan birgalikda mos ravishda kuchlanish manbai va umumiy shinaga ulanadilar.
Ikkala tranzistor yagona kirish signali bilan boshqariladi. Lekin, bu tranzistorlarning bo‘sag‘aviy kuchlanish U_BO‘S qiymatlari bir – biriga teskari ishoraga ega bo‘lganligi sababli, kirish darajalarining ixtiyoriy qiymatida bu tranzistorlar turli holatda bo‘ladilar. Bir tranzistor ochiq bo‘lganda, ikkinchisi berk bo‘ladi. Haqiqatdan ham, agar kirishga X=U⁰_KIR signal berilsa, VT0 zatvori asosga nisbatan manfiy potensialga ega bo‘ladi U⁰_KIR-E_M=-E_M.

5 – rasm.

Demak, VT0 ochiq holatda bo‘ladi. Bu vaqtning o‘zida VT1 tranzistor zatvoridagi potensial asosga nisbatan bo‘sag‘aviy kuchlanishdan kichik qiymatga ega bo‘ladi va bu tranzistor berkiladi. Agar kirishga x=U¹_KIR signal berilsa, VT1 ochiladi, VT0 tranzistor esa berkiladi, chunki endi uning zatvoridagi kuchlanish asosga nisbatan quyidagiga teng bo‘ladi

.
Shunday qilib, ixtiyoriy stasionar holatda sxema tranzistorlaridan biri berk holatda bo‘ladi, shu sababli sxema manbadan deyarli quvvat iste’mol qilmaydi. Ammo sxema qayta ulanish jarayonida, biror juda kichik vaqt mobaynida ikkala tranzistor ochiq holatda bo‘ladi, chunki ikkinchisi berkilib ulgurmagan bo‘ladi. Komplementar MDYa – tranzistorlarda yasalgan kalit sxemalar bir turdagi MDYa – tranzistorlarda yasalgan kalit sxemalarga nisbatan o‘n marta kam quvvat iste’mol qiladi. Lekin, sxemalarning tezkorligi bir xil bo‘lib kalit chiqish sig‘imining qayta zaryadlanish vaqti bilan belgilanadi.