Дипломированных специалистов «Информатика и вычислительная техника»

34
Глава 2. Программно-аппаратная архитектура IA-32 процессоров Intel
Центральный процессор (Pentium
Внутренняя шина данных и результатов
:полнительные
устройство
ус
тройства
MMX-расширение
целочисленного
устройства
Сопроцессор
MMX-расширение
сопроцессора
Устройство
связи
с памятью
Буфер микроопераций, готовых к исполнению
Буфер команд (переупорядоченных)
Блок удаления микроопераций
псевдонимов регистров
Блок
и восстановления
Регистры
микропроцессора
переупорядочивания
запросов к памяти
Устройство декодирования
Декодер
простых
инструкций
Декодер
простых
инструкций
Декодер
сложных
инструкций
Mt
Устройство
управления
Блок
микрокоманд
Устройство
выборки команд
Кэш команд
Устройство шинного интерфейса
 кэша
 (64 бита)
Системная шина
Рис. 2.3. Структурная схема процессора семейства Р6 (Pentium Pro/11/lll)
структиве с ним), имеет значительно б ольший размер (256 Кбайт, 512 Кбайт или
1 Мбайт) и соединена с ядром процессора посредством 64-разрядной шины. Раз-
деление кэш-памяти на две части (для кода и данных) обеспечивает бесперебой-
ную поставку машинных инструкций и элементов данных в исполнительное устрой-
ство процессора. Исходные данные для кэш-памяти первого уровня предоставляет
кэш-память второго уровня. Заметьте, что информация из нее поступает на уст-
ройство шинного интерфейса и далее в соответствующую кэш-память первого
уровня по 64-разрядной шине. При этом благодаря более быстрому обновлению
содержимого кэш-памяти первого уровня обеспечивается высокий темп работы
процессора.
Устройство шинного интерфейса обращается к оперативной памяти системы
через внешнюю системную шину. Эта 64-разрядная шина ориентирована на обра-
ботку запросов, то есть каждый шинный запрос обрабатывается отдельно и требу-

---

Архитектура
35
ет обратной реакции. Пока устройство шинного интерфейса ожидает ответа
один
запрос шины, возможно формирование многочисленных дополнительных запро-
сов. Все они обслуживаются в порядке поступления. Считываемые по запросу дан-
ные помещаются в кэш второго уровня. То есть процессор посредством устройства
шинного интерфейса читает команды и данные из кэша второго уровня. Устройство
шинного интерфейса взаимодействует с кэшем второго уровня через 64-разряд-
ную шину кэша, которая также ориентирована на обработку запросов и функцио-
нирует на тактовой частоте процессора. Доступ к кэшу первого уровня осуществ-
ляется через внутренние шины на тактовой частоте процессора. Синхронная работа
с системной памятью кэш-памяти обоих уровней осуществляется благодаря спе-
циальному протоколу
[7], [13].
Запросы от команд на получение операндов из памяти в исполнительном устрой-
стве процессора обслуживаются посредством устройства связи с
и бу-
фера переупорядочивания запросов к памяти. Эти два устройства специально вклю-
чены в схему для
чтобы обеспечить бесперебойное снабжение исполняемых
команд необходимыми данными. Особо стоит подчеркнуть роль буфера переупо-
рядочивания запросов к памяти. Он отслеживает все запросы к операндам в памя-
ти и выполняет функции планирующего устройства. Если нужные для очередной
операции данные в кэш-памяти первого уровня (L1) отсутствуют, то буфер пере-
упорядочивания запросов к памяти автоматически передает информацию о неудач-
ном обращении к данным кэшу второго уровня (L2). Если и в кэше L2 нужных
данных не оказалось, то буфер переупорядочивания запросов к памяти заставляет
устройство шинного интерфейса сформировать запрос к оперативной памяти компь-
ютера.