Print indd

References
1. gem5.
http://gem5.org
2. Kalray.
http://www.kalrayinc.com/kalray/products
3. NAS parallel benchmarks.
https://www.nas.nasa.gov/publications/npb.html
4. Tilera
corporation.
http://www.mellanox.com/repository/solutions/tile-scm/
docs/UG130-ArchOverview-TILE-Gx.pdf
5. Tsar.
https://www-soc.lip6.fr/trac/tsar
6. Abellan, J., Fernandez, J., Acacio, M.: Efficient hardware barrier synchronization
in many-core CMPs. IEEE Trans. Parallel Distrib. Syst. 23(8), 1453–1466 (2012)
7. Buchmann, R., Greiner, A.: A fully static scheduling approach for fast cycle accu-
rate systemC simulation of MPSoCs. In: 2007 International Conference on Micro-
electronics, pp. 101–104 (2007)
8. Hoefler, T., Mehlan, T., Mietke, F., Rehm, W.: A survey of barrier algorithms for
coarse grained supercomputers. Chemnitzer Informatik Berichte 04(03) (2004).
ISSN: 0947-5152.
http://www.unixer.de/
∼
htor/publications/
9. Leiserson, C.E., et al.: The network architecture of the connection machine CM-5.
In: Proceedings of the Fourth Annual ACM Symposium on Parallel Algorithms
and Architectures, SPAA 1992, pp. 272–285. ACM (1992)
10. Monchiero, M., Palermo, G., Silvano, C., Villa, O.: Efficient synchronization for
embedded on-chip multiprocessors. IEEE Trans. Very Large Scale Integr. (VLSI)
Syst. 14(10), 1049–1062 (2006)
11. Soga, T., Sasaki, H., Hirao, T., Kondo, M., Inoue, K.: A flexible hardware barrier
mechanism for many-core processors. In: Asia and South Pacific Design Automa-
tion Conference (ASP-DAC), 2015 20th Asia and South Pacific, pp. 61–68 (2015)

---

Optimization of the GNU OpenMP Synchronization Barrier in MPSoC
69
12. Villa, O., Palermo, G., Silvano, C.: Efficiency and scalability of barrier synchro-
nization on NoC based many-core architectures. In: Proceedings of the 2008 Inter-
national Conference on Compilers, Architectures and Synthesis for Embedded Sys-
tems, CASES 2008, pp. 81–90. ACM (2008)
13. Wei, Z., Liu, P., Sun, R., Ying, R.: TAB barrier: hybrid barrier synchronization for
NoC-based processors. In: 2015 IEEE International Symposium on Circuits and
Systems (ISCAS), pp. 409–412 (2015)
14. Zhengbin, P., Shaogang, W., Dan, W., Pingjing, L.: Hardware acceleration of bar-
rier communication for large scale parallel computer. In: 2013 8th International
ICST Conference on Communications and Networking in China (CHINACOM),
pp. 610–614 (2013)

---

Analysis and Optimization

---