Print indd

Platform Size Generalization. Concerned by extending our optimization for
various MPSoC sizes, we measure the gain obtained for a TSAR platform made
of 8, 16 and 24 cores (Table
1
).
In the Table
1
, we remark the decrease of the gain with the increase of the
number of threads. Indeed, discarding the potential contention issues on the
wake-up function, the time spent in this one is constant (when no thread has
to be awaken). On the other side time required by threads to resume their
execution depends on the number of threads. Thus, when the number of threads
is growing the gain reached by our optimization becomes smaller. However, even
for 24 threads we get a very good gain of approximatively 43%. Thus these
results show that our optimization is attractive for different sizes of MPSoCs
with significant time saving.
Table 1. GNU OpenMP library barrier release phase gain
Platform Threads number Full release phase delay
without optimization
Full release phase delay
with optimization
Gain
8 on 8 cores
11662 cycles (median)
1481 cycles (median)
87%
TSAR
16 on 16 cores
13194 cycles (median)
2522 cycles (median)
81%
24 on 24 cores
14039 cycles (median)
7975 cycles (median)
43%
8 on 8 cores
Alpha
16 on 16 cores
608 cycles (median)
50 cycles (median)
91%
24 on 24 cores