И В. С. Ямпольсний о основы автоматики и электронно- вычислительной техники нститутов

Оперативные запоминающие устройства. Благодаря успехам ин­тегральной технологии сейчас широко применяются микросхемы ЗУ на биполярных и МДП-транзисторах. Элементом памяти в первых из них служит простейший триггер, во вторых — триггер или конденсатор, заряжаемый до напряжения, соответствующего единичному состоянию элемента. Биполярные микросхемы обладают значительным быстродействием, а МДП микросхемы — большей емкостью ЗУ. Кроме того, МДП микросхемы потребляют значи­тельно меньше энергии.
Типичный пример триггерного ОЗУ — параллельный регистр (см. § 4.1). При четырех битах хранимой информации все его компо­ненты умещаются в одном корпусе с 14 выводами, обеспечиваю­щими доступ ко всем входам и выходам четырех элементов памяти (см. рис. 4.3). Организация памяти в виде отдельных регист­ров применяется при создании ОЗУ малой емкости (например, СОЗУ).
При увеличении емкости ОЗУ возникает проблема доступа к каждому элементу памяти при ограниченном числе выводов кор­пуса. Эта задача решается с помощью адресной организации ЗУ с использованием дешифратора кода адреса. Как уже говорилось ранее, дешифратор с n-адресными входами дешифрует 2" состоя­ний. Таким образом, при четырех входах можно организовать об­ращение к 2⁴=16 элементам памяти, при 10 входах — к 1024 элементам и т. д. ЗУ адресного типа состоит из трех основных блоков: массива элементов памяти (накопитель), блока адресной выборки (дешифратор адреса) и блока управления.
Рассмотрим назначение и взаимодействие этих блоков на примере ОЗУ на 64 бит с адресной организацией выборки 16 четырех­разрядных слов (16 словХ 4 разряда=64 бит). Функциональная схема такого ОЗУ изображена на рисунке 5.4, а. Массив элемен­тов памяти образован 16 четырехразрядными регистрами (RGO...RG15). Каждый триггер (рис. 5.4, б), входящий в состав регистра, имеет входы: информационный Д, тактирующий С и управляющий Ya и выход Q,-. Если сигнал управления У,4=0, то выход триггера находится в третьем состоянии (отключен от вы­ходной шины) и, кроме того, триггер не реагирует на входные сигналы Д и С и находятся в режиме хранения информации. При ^4=1 и С=0 триггер находится в режиме считывания, его выход переводится в активное состояние и на нем появляется инфор­мация, ранее записанная в ячейку памяти. При Y_А= 1 и С=1 триггер переходит в режим записи информации, находящейся в этот момент на входе Д.
По функциональной схеме, данной на рисунке 5.4, а, видно, что при сигнале «выбор микросхемы» (ВМ), равном 1, разрешается работа дешифратора С, и на одном из его выходов (определяемом адресом А=АЗА2А1А0) появится управляющий сигнал Ул=1. Этот сигнал переведет соответствующий регистр RGa в активное состоя­ние. Если при этом сигнал «запись/считывание» (3/С) равен 1, то элементом И будет сформирован тактовый сигнал С=1. По этому сигналу в RGa запишется новая информация со входов DA,...,D\. При ВМ= \ и 3/С=0 выбранный соответствующим адресом регистр перейдет в активное состояние при С=0, и хранящаяся в регистре информация поступит на выходы Q4,...,Q1. При ВМ=0 сигналы на всех выходах дешифратора равны нулю и, следовательно, выходы всех триггеров будут находиться в третьем (отключенном) состоя­нии. Таким образом, блок управления (элемент И и часть устрой-