|
К561ИМ1
ig_
8_
J_
1
11
7
i_
16
13
Л
_9
_6
_£
/5
Af
|
SM
|
|
A2
|
|
S1
|
A3
|
|
|
a;
|
|
S2
|
B1
|
|
S3
|
82
|
|
|
S3
|
|
54
|
B4
|
|
|
PO
|
|
|
К155 И М3
En-5, 05щ.-12
Сигнал переноса, возникающий на выходе каждого /-разряда, является одним из трех слагаемых для следующего одноразрядного сумматора. Все промежуточные сигналы переноса (обведены пунктиром) на внешние выводы ИМС сумматора не поступают. Из приведенного примера видно, что процесс сложения идет последовательно (по разрядам, начиная с младшего), и для' получения правильного результата в г-разряде мы должны сначала сложить числа в (г—1)-разряде и получить от него значение переноса Pi. Поэтому быстродействие сумматора с последовательным формированием сигнала переноса определяется случаем, когда при сложении А к В единица переноса возникает последовательно в каждом разряде, и, следовательно, время суммирования будет наибольшим и равным Гзд р —-п • tзд р, где /зд р — время задержки распространения сигнала переноса в одном разряде. Для повышения быстродействия создают схемы сумматоров с параллельным переносом, принцип построения которых подобен построению счетчиков со сквозным переносом (синхронные счетчики). Таким сумматором со схемой ускоренного переноса является микросхема К561ИМ1.
Узел сравнения (цифровой компаратор) предназначен для сравнения двух многоразрядных двоичных чисел Л и В. Такая задача часто возникает в автоматических устройствах. Например, требуется установить, когда переменная величина А, увеличивающаяся (или уменьшающаяся) в каждом такте на 1, станет равной наперед заданному числу В.
Решение этой задачи (определение равенства двух многоразрядных чисел А и В) может быть разбито на два этапа. На первом устанавливают равенство каждого разряда двух чисел (A—В,= 1 или А=В,—0). Логическим элементом, выполняющим эту операцию, является сумматор по модулю два (рис. 3.7, г), для которого справедливо равенство Y=A-BVA-B, показывающее, что выходной сигнал Y имеет низкий уровень только при А —В. На втором этапе выясняют, имеют ли выходные сигналы всех сумматоров по модулю два низкий уровень. Эту операцию выполняет многовходовый элемент И для входных сигналов низкого уровня. Выходной сигнал
этого элемента, очевидно, равен: Q=>V}',b •••, Уп-
Таким образом, цифровой компаратор (рис. 4.17, а), состоящий из п элементов, выполняющих операцию сложения по модулю 2, и одного л-входового элемента И (по инверсным сигналам), будет иметь выходной уровень Q= 1 при А=В и Q=0 при АфВ. Число п должно равняться максимально возможной разрядности чисел А и В.
В интегральном исполнении имеются операционные узлы, позволяющие помимо операции А=В выполнять и другие операции сравнения A и А>В. Такой микросхемой является, например, К.561ИП2 (рис. 4.17, б), производящая сравнение двух четырехразрядных чисел. Для увеличения разрядности сравниваемых чисел можно включать две и более ИМС, соединяя выходы А<.В, А=В, А>В микросхемы младших разрядов с соответствующими входами микросхемы старших разрядов.
К155ИПЗ
J6
__9
J0
л
л
J4
J5
/7
М
А2
АЗ
А4
Ft
F2
F3
F4
Bf
В2
ВЗ
84
А=8
50
5f
52
53
54
60
61
2
Ю
II
11
1
ю
ж
ia_
ь_
5
2 i_J
@
Арифметическо-логический узел. Любое устройство обработки цифровой информации содержит операционный блок, состоящий из последовательностной и комбинационной частей. Комбинационная часть выполняет арифметические и логические операции над двумя многоразрядными словами и поэтому состоит из сумматора, узла сравнения и других схем, производящих различные логические операции. Однако на практике целесообразнее использовать специальный арифметическо-логический узел, который мог бы осуществлять все необходимые операции и был бы выполнен в виде одной микросхемы. Такие стандартные узлы арифметическо-логических устройств (АЛУ), входящие в состав различных серий (например, К155ИПЗ, К561ИПЗ), имеют условно-графинеское обозначение, показанное на рисунке 4.18.
Эти ИМС предназначены для действий с двумя четырехразрядными двоичными словами А и В. Результат выполнения логических преобразований и арифметических действий поступает в виде четырехразрядного слова на выходы F. Кроме того, имеются вход Ро и выход Р сигналов переноса, отдельный выход признака равенства данных Л=В и выходы переменных Gо и G[, используемые для наращивания разрядности АЛУ при объединении нескольких микросхем. Для облегчения наращивания разрядности оба сигнала переноса (Ро и Р) инверсны по отношению к входным сигналам Л и В, т. е., когда А и В задаются в положительной логике, сигналу переноса отвечает низкий уровень напряжения.
В зависимости от набора управляющих сигналов S микросхема выполняет одну из 16 логических (при S4=l) при арифметическо- логических операций (при 54=0). При этом логические операции выполняются поразрядно над каждой парой одноименных разрядов
входных слов (входы и выходы переноса отключаются), а арифметические — над четырехразрядными словами с учетом сигнала переноса. Реализуемые АЛУ функции представлены в таблице 4.4.
Таблица 4.4
Выбор функции
|
Логическая
|
Арйфметическо-логическая
|
|
|
|
so
|
операция
|
операция
|
S3
|
S2
|
S1
|
S4=l
|
S4=0
|
0
|
0
|
0
|
0
|
F=A"
|
f=a+R
|
0
|
0
|
0
1
|
1
|
F=AVB
|
F=AVB+Po
|
0
|
0
|
0
|
F=A-B
|
F=AVB+T^
|
0
|
0
|
1
|
1
|
F=0
|
F=-l+P0 _
|
0
|
1
|
0
|
0
|
F=A-B
|
F=A+A-B+Po
|
0
|
1
|
0
|
1
|
F=B
|
F= (AVB) + (A-B)+P„
|
0
|
1
|
1
|
0
|
F=A(§JB
|
F=A—B— 1-hPo
|
0
|
1
|
1
|
1
|
F=A-B
|
F=A-B — 1+PSL
|
1
|
0
|
0
|
0
|
F=AVB
|
F=A+A-B_±-Po
|
1
|
0
|
0
|
1
|
F=A®B
|
F=A+B-j-Po
|
1
|
0
|
1
|
0
|
F=B
|
F=(AVB)+A-B+P0
|
1
|
0
|
1
|
1
|
F=A-B
|
F=A-B-1±P0
|
1
|
1
|
0
|
0
|
F= 1
|
F=A+A+P0
|
1
1
1
|
1
1
1
|
0
1
1
|
1
0
1
|
F=AVB
F=AVB
F=A
|
F= (AVB) +A+PJ F= (AVR)+A+P^ F=A-1+P^
|
Обозначения: V — логическое сложение;
• — логическое умножение; ф — сложение по модулю 2;
-) арифметическое сложение;
арифметическое вычитание;
F=A+A — сдвиг влево на один разряд.
Все логические операции, выполняемые АЛУ, уже были рассмотрены в § 3.1. Читателю предоставляется возможность самостоя- 1 тельно установить соответствие между операциями, описанными в таблице 3.1, и операциями, выполняемыми АЛУ (табл. 4.4 при 54=1).
При S4=0 АЛУ настраивается на выполнение логическо-ариф- метических операций. Порядок действий при этом такой, что сначала производятся необходимые логические преобразования над входными словами (при этом переносы не учитываются), а затем — арифметические действия сложения и вычитания с учетом переноса Р0.
Операция сложения выполняется АЛУ, настроенным управляющими сигналами S4, ..., 50 на работу в качестве сумматора. Для того чтобы не усложнять конструкцию АЛУ, операцию вычитания (для которой был бы нужен специальный вычитатель) заменяют сложением (выполняемым сумматором) уменьшаемого с вычитаемым, представленным в специальном коде. Рассмотрим это действие подробнее.
Вычитание двоичных чисел, записанных в прямом коде, подобно вычитанию в десятичной системе:
/меОное пособие 1
основы 3
~1Г~ 24
I - т 24
• J 45
шпшшда 67
п п п о п в п. 107
Стрелками показана операция «заем», производимая для тех разрядов, в которых вычитаемое больше уменьшаемого. В десятичной системе занимаемая единица старшего разряда равна десяти единицам соседнего младшего разряда, а в двоичной — двум единицам младшего разряда.
Для замены операции вычитания операцией сложения приходится представлять вычитаемое В в дополнительном коде. Дополнительный код образуется из«обратного (инверсного) кода добавлением к нему единицы. Так, четырехразрядное вычитаемое В, представленное в прямом коде Впр=В4ВЗВ2В1, может быть представлено и в обратном коде В0бР=В4В352В1, и в дополнительном коде ВдОП=
=£обР+1 •
Очевидно, для четырехразрядных чисел, записанных в этих кодах, справедливы равенства
ВПр+В0бр= 1111;
В пр-|-Вдоп=бпр _1 _Воб Р-|-1 = 1111 + 1 = 10 000;
Впр= 10000—5Доп= 10000—Вобр— 1 •
Следовательно, операцию вычитания можно представить в виде Апр—Впр=-^пр+Вдоп—10000.
Таким образом, в АЛУ при выполнении операции вычитания входной операнд В преобразуется в дополнительный код, а вычитание числа 10 000 производится без помощи специальных схем, только с использованием сигнала переноса в старший (пятый) разряд. Правда, при этом результат арифметических действий на выходе АЛУ будет также представлен в обратном коде.
ВОПРОСЫ И ЗАДАНИЯ
Нарисуйте схему включения регистра К155ИР1 (см. рис. 4.3) в качестве реверсивного сдвигового регистра. Нарисуйте временные диаграммы, иллюстрирующие сдвиг влево, при условии, что первоначально в RG хранилось число 0101, а затем записано число 1 100.
Нарисуйте фрагмент схемы (см. рис. 4.5, необходимый для дешифрации 7, 8 и 12-го состояния.
Составьте логические функции, описывающие работу дешифратора (рис. 4.6, г) при появлении сигналов на выходах 2 и 18,
и 23, 15 и 31.
Нарисуйте схему соединения входов стробирования ИМС К155ИД4 (рис. 4.6, в), позволяющую использовать ее как дешифратор трехразрядного двоичного кода в код 1 из 8.
.4.5. Нарисуйте функциональную схему устройства, которое бы:
а) принимало на хранение двухразрядную двоично-десятичную информацию, передаваемую последовательным кодом;
б) преобразовывало ее в параллельный код; в) позволяло индицировать хранимую информацию в виде семисегмёнтных двоичных цифр.
Указание. В устройстве можно использовать по две ИМС К155ИР1 (см. рис. 4.3) и К514ИД2 (см. рис. 4.7), а также два индикатора типа АЛС324Б (см. рис. 2.37).
В § 4.2 описаны схемы мультиплексоров (рис. 4.8 и 4.9). Попробуйте самостоятельно дать определение и описать работу устройства, выполняющего обратную функцию, т. е. демультиплексора. Проверьте, нет ли в § 4.2 описания операционного элемента, который мог бы выполнять функции демультиплексора.
Определите максимальную рабочую частоту двоичного асинхронного восьмиразрядного счетчика, если /зд р каждого триггера равно 10'7 с.
Нарисуйте схему асинхронного реверсивного счетчика с /Ссч=5.
Нарисуйте схему двоично-десятичного.счетчика с входами предварительной установки.
Нарисуйте схему делителя частоты с целочисленным переменным коэффициентом деления от 1 до 16.
На рисунке 4.16, а приведена функциональная схема одноразрядного двоичного сумматора. Используя элементы «сумма по модулю 2» (рис. 3.7, г), упростите схему сумматора.
Подберите в литературе схемы с использованием операционных элементов: а) в технических средствах обучения; б) в демонстрационных приборах и макетах по школьным курсам информатики и физики; в) в игровых устройствах, доступных для повторения в кружках технического творчества школьников.
{ 5.1. МАГИСТРАЛЬНАЯ (ШИННАЯ) СИСТЕМА ОБМЕНА ИНФОРМАЦИЕЙ. ИНТЕРФЕЙСЫ
0
Операционные элементы служат основой для создания более крупных единиц цифровой техники — так называемых устройств. К основным устройствам относятся процессор, устройства памяти и устройства ввода и вывода информации. В современных средствах автоматики и вычислительной техники каждое устройство обычно выполняется в виде конструктивно законченного модуля (агрегата). Объединяя необходимое количество различных типов модулей, можно собрать цифровую систему практически любого назначения и производительности. Модульный принцип позволяет потребителю самому выбирать состав оборудования и производить модернизацию системы, постепенно дополняя ее новыми устройствами.
~ Модульная организация системы опирается на магистральную (шинную) структуру обмена сигналами. На рисунке 5.1 изображена обобщенная структурная схема цифровой системы обработки информации, в которую входят процессор (П), оперативное (ОЗУ), постоянное (ПЗУ) и внешнее (ВЗУ) запоминающие устройства, дисплей (Д), устройство печати (УП) и цифровой измерительный прибор (ЦИП). Обмен информацией между отдельными устройствами происходит по трем многоразрядным шинам (многопроводным линиям связи), соединяющим все модули. Шины данных (ЩД), адресов (ША) и управления (ШУ) осуществляют все необходимые связи внутри системы, обеспечивая обмен данными, адресами и управляющими сигналами. Разрядность шин определяется количеством одновременно передаваемой информации. Например, при обмене данными в виде байтов шина Д состоит из восьми линий.
Обмен информацией между любыми устройствами по общим шинам возможен благодаря временному распределению линий связи. В каждый момент времени они предоставляются для связи только двух абонентов. Выбор абонента производится при помощи адресной шины, на которой процессор выставляет код адреса того устройства, с которым необходимо обменяться информацией. Некоторую особенность имеет только обращение к ОЗУ и ПЗУ, где отдельным абонентом является не все запоминающее устройство, а каждая ячейка памяти. По шине управления передаются сигналы, определяющие характер обмена (ввод или вывод), и сигналы, синхронизирующие взаимодействие устройств, участвующих в обмене информацией.
| 5.1. МАГИСТРАЛЬНАЯ (ШИННАЯ) СИСТЕМА ОБМЕНА ИНФОРМАЦИЕЙ. ИНТЕРФЕЙСЫ
Операционные элементы служат основой для создания более крупных единиц цифровой техники — так называемых устройств. К основным устройствам относятся процессор, устройства памяти и устройства ввода и вывода информации. В современных средствах автоматики и вычислительной техники каждое устройство обычно выполняется в виде конструктивно законченного модуля (агрегата). Объеди- ' няя необходимое количество различных типов модулей, можно собрать цифровую систему практически любого назначения и производительности. Модульный принцип позволяет потребителю самому выбирать состав оборудования и производить модернизацию системы, постепенно дополняя ее новыми устройствами.
" Модульная организация системы опирается на магистральную (шинную) структуру обмена сигналами. На рисунке 5.1 изображена ' - обобщенная структурная .схема цифровой системы обработки ин- формации, в которую^входят процессор (П), оперативное (ОЗУ), постоянное (ПЗУ) и внешнее (ВЗУ) запоминающие устройства, дисплей (Д), устройство печати (УП) и цифровой измерительный прибор (ЦИП). Обмен информацией между отдельными устройствами происходит по трем многоразрядным шинам (многопроводным линиям связи), соединяющим все модули. Шины данных (ЩД), адресов (ША) и управления (ШУ) осуществляют все необходимые связи внутри системы, обеспечивая обмен данными, адресами и управляющими сигналами. Разрядность шин определяется количеством одновременно передаваемой информации. Например, при обмене данными в виде байтов шина Д состоит из восьми линий.
Обмен информацией между любыми устройствами по общим шинам возможен благодаря временному распределению линий связи. В каждый момент времени они предоставляются для связи только двух абонентов. Выбор абонента производится при помощи адресной шины, на которой процессор выставляет код адреса того устройства, с которым необходимо обменяться информацией. Некоторую особенность имеет только обращение к ОЗУ и ПЗУ, где отдельным абонентом является не все запоминающее устройство, а каждая ячейка памяти. По шине управления передаются сигналы, определяющие характер обмена (ввод или вывод), и сигналы, синхронизирующие взаимодействие устройств, участвующих в обмене информацией.
д <
i
>
f) ft ft ft fl ft ft -
Do'stlaringiz bilan baham: |
