11.12 Rasm. To‘rt razryadli siljitish registrining sxemasi Registrdan raqamlarni chiqarish parallel tarzda barcha razryadlarning chiqish siganllari yordamida bajariladi, shuningdek so‘ngi razryad chiqishida ketma – ket ravishda amalga oshiriladi. Teskari bog‘lanish va mantiqiy kirish sxemasi yordamida berilgan raqamning uzluksiz sirkulyasiyasiga ega bo‘lish mumkin. Buning uchun sxemaga qo‘shimcha sifatida multipleksor M kiritiladi, uning chiqish kattaligi boshqaruvchi signal a tomonidan aniqlanadi.
D = aDBX + ayt. Agar registrga Dvx raqamli yozilgandan so‘ng a qiymatni 1 – dan 0 – ga o‘zgartirsak, unda yozilgan axborot berk registrda teskari bog‘lanish orqali aylanadi.
Matritsa to‘plagich – bu registrga nisbtan kattaroq xajmdagi axborotni xotirada saqlovchi raqamli tugun. U N xotira yacheykalri (YAP0 dan ular matritsa qatorlrini xosil qiluvchi dresli gorizantal shinali (x1 - xk) I elementlari orqali ulangn va matritsa ustunlrini xosil qiluvchi adresli vertikal shinlar (U1 - Uk ) dan iborat (11.13 rasm). Xar bir xotira axborotni o‘z xotirasida saqlaydi.
Eng soda yacheykasi trigger xajmi 1 bitga teng axborotga ega bir razryadli raqamni xotiraida saqlab qoladi. Bu xold matritsali xotirning sig‘imi N*1 bitni tshkil etdi, unda xotira yacheykalarining umumiy soni Nyacheyklar adresidagi p-kodning razryadlar soniga to‘g‘ri keldi, ya’ni N=2n. Agar yacheyka razryadlr raqami t ga ega registr ko‘rinishida tayyorlngan bo‘lsa, ko‘p razryadli raqamlarni xam xotirasida saqlashi mumkin. Unda matritsa xotirasining sig‘imi N*t bitni tashkil etadi. Bunday ko‘p razryadli matritsa bir – biri biln parallel ulangan bir razryadli matritsalar paketi ko‘rinishida tayyorlanadi. Xaar bir xotira yacheykasi uchun
11.13 Rasm. Xotiraga olish qurilmasining sxemasi axborotni kiritish va chiqarish opersiyalari birlik signallar mazkur yacheykaning adresli shinalariga uzatilganda bajriladi, shu bilan brga qolgan adresli shinalarda nul signallar mavjud bo‘lishi kerak. Xotira yacheykasining adresi p- razryadli raqam orqali aniqlanadi Ap=ap-1 … a0 u qatorlar va ustunlar deshifratori 11.17 rasmga qarang yordamida birlik signalga o‘zgartiriladi, ular tanlangan xotiraga yacheykaning adresli shinalariga o‘tiladi.
Matritsada saqlanuvchi axborotning raqamli ma’lumotlari D ichki ma’lumotlar shinasi SHD orqali kiritiladiva chiqariladi, agar boshqaruv shinasi SHU orqali uzatiluvchi matritsa uzgichi VM – ning ruxsat etuvchi birlik signali va ruxsat etuvchi signallarning tegishli ravishda yozish yoki xisoblash (3/s) amallari ishga tushsa. SHD dan chiqayotgan kirish va chiqish ma’lumotlarini tanlovchi bog‘lanish kommutatsiyalovchi tugun KU orqali amalga oshiriladi. SHu tarzda faqatgina xotirada saqlash operatsiyasigina bajarilmay, balki matritsa – to‘plagichning kirish – chiqish axborotiga qo‘shimcha ravishda bir qator tugunlar qo‘shiladi.
Ko‘rib chiqilgn tugunlar majmuasi navbatdagi, nisbatan yuqori darajadagi funksional integratsiyani ya’ni xotiraga olish qurilmasi (ZU) deb nom olgan raqamli qurilmani tushuntirishimizga imkon beradi. Agar ZU saqlash uchun turli axborotni ko‘p marta yozishga imkon bersa, taxriflangan ZU kabi (11.13 rasm) u xolda ZU xotiraga olish qurilmasi (OZU) deb ataladi. OZU ga yozilgan axborot manba kuchlanishi uzilmaguncha saqlanib turadi. O‘zgrmas, bir marta yozilgan axborotni saqlash uchun o‘zgarmas xotiraga olish qurilmasi (PZU) qo‘llaniladi. PZU faqat xisoblash rejimida ishlashi tufayli tayyorlanishi jixatidan OZU – ga nisbatan soddaroq ko‘rinishga ega. Tayyorlanayotgan paytda PZU ga yozilgan axborot manba kuchlanishi mavjud bo‘lmasa xam saqlanib qoladi. PZU ning xotira yacheykasi elektr kontakt ko‘rinishida bo‘lib, u I elementlarining chiqishini umumiy shina bilan ulaydi (11.13 rasmdagi SHD).
SHu rasmni nomi berilmagan
11.17 rasmda xotira sig‘imi 8*4 bit bo‘lgan PZU ning diodli sxemasi keltirilgan. Uch razryadli adresli raqam A=a2··a1·a0 deshifratorning chiqishida 23 turli adreslarni beradi., ularning xar biriga tegishli gorizontal shina – 0 yoki 1 – ga teng xi signalga ega matritsa qatori to‘g‘ri keladi. Vertikal shinalar matritsa ustunlari – chiquvchi raqam razryadlari D=d3·d2·d1·d0 ni xosil qiladi, u PZU ga yoziladi. Matritsa qatori va ustunining kesishi bir bitli xotira yacheykasini xosil qiladi. Bu kesishishi elektr ulanishiga ega bo‘lmasligi
