Talaba laboratoriya ishning maqsadini va ma’nosini hisobat berish darajasida to’liq o’zlashtirgandan so’nggina, u laboratoriya ishni o’rganishga yuboriladi

Simulyatorda ish qobiliyatini tekshirish

TestBench -da kirish signallarini aniqlashga misol keltiraylik.

…
COMPONENT D_trigger

PORT( D:IN STD_LOGIC;

C:IN STD_LOGIC

Q:OUT STD_LOGIC);

END COMPONENT;

SIGNAL D:STD_LOGIC;

SIGNAL C:STD_LOGIC;

SIGNAL Q:STD_LOGIC;

constant Clk_period : time := 100 ns;

BEGIN

UUT: D_trigger PORT MAP(

D => D,

C => C,

Q => Q

);

Clk_process :

process

begin

C <= '0';

wait for Clk_period/2;

C<= '1';

wait for Clk_period/2;

end process;

stim_proc: process

begin

D<='0';

wait for 100 ns;

D<='1';

wait for 100 ns;

…

wait;

end process;

END;
VHDL tilida D trigerni tavsifi

VHDL sinxronlashning old yoki orqa frontdagi atributlardan foydalanadigan jarayon bilan birgalikda trigger davrlarini tavsiflash uchun wait va if ifodalarini ishlatadi.

Quyida oldingi triggerlanish tavsiflarini yaratish misollari keltirilgan:

(clk'event and clk='1') - old frontda triger xususiyati
(clk'event and clk='0') – orqa frontda triger atributi
rising_edge(clock) – old frontdagi chaqiriq funksiyasi
falling_edge(clock) - orqa frontdagi chaqiriq funksiyasi
29.2-rasmda sinxron (takt) trigerlarda sodir bo'ladigan jarayonlar ko'rsatilgan.
29.2-rasm. Sinxronizatsiya signalining darajasi yoki qirrasi (kesilishi) bilan aniqlangan an'anaviy grafik belgilarda sinxronizatsiya signallarining ishlatilgan belgilari.
Biz old frontda joylashgan D-trigerni ishlashi uchun kerakli kodni yozamiz:

library IEEE;	Biz std_logic_1164 paketining barcha deklaratsiyalarini bog'laymiz, IEEE kutubxonasiga kiritilgan Ob'ekt almashadigan signallarni aniqlang kirish portlari chiqish - chiqish portlari Arxitektura organi <= Signaliga qiymat berish Jarayon operatorining tanasiga ketma -ket yozing operatorlar, simulyatsiya qilishda, boshlang'ich ro'yxatida ko'rsatilgan signallardan birini o'zgartirgandan so'ng, undagi algoritm ketma -ket bajariladi.
use IEEE.STD_LOGIC_1164.ALL;
entity D_trigger_VHDL is
Port ( D : in STD_LOGIC;
C : in STD_LOGIC;
Q : out STD_LOGIC);
end D_trigger_VHDL;
architecture Behavioral of
D_trigger_VHDL is
begin
process (C) begin
if (C'event and C = '1') then
Q<= D;
end if;
end process;
end Behavioral;

Nazorat savollari
1. Asinxron RS - trigger: og'zaki tavsif, haqiqat jadvallari, almashtirish funktsiyalari, operatsion sxemalar.

2. Sinxron RS - trigger: og'zaki tavsif, haqiqat jadvallari, almashtirish funktsiyalari, ishlash sxemalari.

3. D-trigger: og'zaki tavsif, haqiqat jadvallari, almashtirish funktsiyalari, ishlash sxemalari.

4. Asinxron T-trigger: og'zaki tavsif, haqiqat jadvallari, almashtirish funktsiyalari, ishlash sxemalari.

5. Sinxron T-trigger: og'zaki tavsif, haqiqat jadvallari, almashtirish funktsiyalari, ishlash sxemalari.

6. D-triggerga asoslangan JK-trigger: sxema, haqiqat jadvali, almashtirish funktsiyasi, ishlashi.

7. JK-triggerni RS-, D-, T-triggerlarga va D-triggerni T-triggerga aylantiring.
Hisobot mazmuni

Talabalar yuqorida keltirilgan nazariy ma’lumotlarni o’qib o’rganib qisqacha xullosa va nazorat savollariga yozma ravishda javoblar yozib hisobot tayyorlaydilar.