Print indd

3
Proposed Methodology
As mentioned in the introduction, the methodology is intended to exploit the
fact that programs mostly consist of loops which are responsible for the biggest
proportion of the required runtime. Thereby, saving simulation time in loops will
also result in a greatly decreased total simulation time. This is true all the more
since accurate simulators take a multiple of the time for each virtually executed
instruction the real hardware needs. Software without many loops is expected
to be short enough for a fully cycle accurate simulation and is not required to
be executed with the aid of the presented approach.

---

88
S. Rachuj et al.
Therefore, an important part is the analysis of the program to find the loops.
This requires the creation of a control flow graph (CFG). After the information
is acquired, an augmented simulator based on gem5 is run to perform the actual
runtime estimation. The flow of the methodology is depicted in Fig.
1
and is
elaborated in the following sections. The reference implementation created for
this paper is currently only able to analyze and run programs that were compiled
for the ARM AArch64 architecture. However, the methodology itself is agnostic
to the architecture and can be adapted for instruction set architectures with a
fixed instruction size. Variable instruction lengths require further customizations.
Fig. 1. The flow of the methodology starting with the binary file to the runtime
estimation