Print indd

parts, both of which are run on a host server or PC: the network topology is
mapped onto the machine and the routing tables set up, and separately the
neuron and synaptic functionality is compiled into executables to run on the
ARM cores. Execution is supported by a small event-driven real-time kernel
running on each core.
This talk will cover the relationship between neuromorphic systems and the
parallel development of Deep Networks and Convolutional Neural Networks in
machine learning, the architecture of the SpiNNaker machine and its packet-
routing mechanisms, and examples of applications that run on the machine, with
some discussion of the role that neuromorphics may play in future computer
architectures.
Steve Furber
CBE FRS FREng is ICL Professor of Computer Engineering in the
School of Computer Science at the University of Manchester, UK. After completing a
BA in mathematics and a PhD in aerodynamics at the University of Cambridge, UK, he
spent the 1980s at Acorn Computers, where he was a principal designer of the BBC

---

Microcomputer and the ARM 32-bit RISC microprocessor. Over 100 billion variants
of the ARM processor have since been manufactured, powering much of the world
’s
mobile and embedded computing. He moved to the ICL Chair at Manchester in 1990
where he leads research into asynchronous and low-power systems and, more recently,
neural systems engineering, where the SpiNNaker project is delivering a computer
incorporating a million ARM processors optimised for brain modelling applications.
XII
S. Furber

---

Contents
Embedded Systems
Trade-Off Between Performance, Fault Tolerance and Energy Consumption
in Duplication-Based Taskgraph Scheduling . . . . . . . . . . . . . . . . . . . . . . . .
3
Patrick Eitschberger, Simon Holmbacka, and J
örg Keller
Lipsi: Probably the Smallest Processor in the World . . . . . . . . . . . . . . . . . .
18
Martin Schoeberl
Superlinear Scalability in Parallel Computing and Multi-robot Systems:
Shared Resources, Collaboration, and Network Topology . . . . . . . . . . . . . . .
31
Heiko Hamann
Multicore Systems
Closed Loop Controller for Multicore Real-Time Systems . . . . . . . . . . . . . .
45
Johannes Freitag and Sascha Uhrig
Optimization of the GNU OpenMP Synchronization Barrier in MPSoC . . . . .
57
Maxime France-Pillois, J
érôme Martin, and Frédéric Rousseau
Analysis and Optimization
Ampehre: An Open Source Measurement Framework for Heterogeneous
Compute Nodes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
73
Achim L
ösch, Alex Wiens, and Marco Platzner
A Hybrid Approach for Runtime Analysis Using a Cycle and Instruction
Accurate Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
85
Sebastian Rachuj, Christian Herglotz, Marc Reichenbach, Andr
é Kaup,
and Dietmar Fey
On-chip and Off-chip Networks
A CAM-Free Exascalable HPC Router for Low-Energy Communications. . . .
99
Caroline Concatto, Jose A. Pascual, Javier Navaridas, Joshua Lant,
Andrew Attwood, Mikel Lujan, and John Goodacre
Lightweight Hardware Synchronization for Avoiding Buffer Overflows
in Network-on-Chips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
112
Martin Frieb, Alexander Stegmeier, J
örg Mische, and Theo Ungerer

---

Network Optimization for Safety-Critical Systems
Using Software-Defined Networks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
127
Cora Perner
CaCAO: Complex and Compositional Atomic Operations for NoC-Based
Manycore Platforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
139
Sven Rheindt, Andreas Schenk, Akshay Srivatsa, Thomas Wild,
and Andreas Herkersdorf
Memory Models and Systems
Redundant Execution on Heterogeneous Multi-cores Utilizing
Transactional Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
155
Rico Amslinger, Sebastian Weis, Christian Piatka, Florian Haas,
and Theo Ungerer
Improving the Performance of STT-MRAM LLC Through Enhanced
Cache Replacement Policy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
168
Pierre-Yves P
éneau, David Novo, Florent Bruguier, Lionel Torres,
Gilles Sassatelli, and Abdoulaye Gamati
é
On Automated Feedback-Driven Data Placement in Multi-tiered Memory . . .
181
T. Chad Ef
fler, Adam P. Howard, Tong Zhou, Michael R. Jantz,
Kshitij A. Doshi, and Prasad A. Kulkarni
Operational Characterization of Weak Memory Consistency Models . . . . . . .
195
M. Senftleben and K. Schneider
Energy Efficient Systems
A Tightly Coupled Heterogeneous Core with Highly Efficient
Low-Power Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
211
Yasumasa Chidai, Kojiro Izuoka, Ryota Shioya, Masahiro Goshima,
and Hideki Ando
Performance-Energy Trade-off in CMPs with Per-Core DVFS . . . . . . . . . . .
225
Solomon Abera, M. Balakrishnan, and Anshul Kumar
Towards Fine-Grained DVFS in Embedded Multi-core CPUs . . . . . . . . . . . .
239
Giuseppe Massari, Federico Terraneo, Michele Zanella,
and Davide Zoni