Print indd

HLS Enabled Partially Reconfigurable
Module Implementation
Nicolae Bogdan Grigore, Charalampos Kritikakis
(
B
)
, and Dirk Koch
The University of Manchester, Manchester, UK
{nicolae.grigore,charalampos.kritikakis,dirk.koch}@manchester.ac.uk
Abstract. Making full use of the capabilities of the FPGA as an accel-
erator is difficult for non hardware experts, especially if partial reconfig-
uration is to be employed. One of the issues that arise is to physically
implement modules into bounding boxes of minimum size for improving
fragmentation cost and reconfiguration time. In this paper we present a
method which automates the modules designing step, fulfilling module
resource requirements and architectural FPGA constraints. We present
a case study that shows how our automatic module implementation flow
can be used to generate run-time reconfigurable bitstreams that are
suited for stitching together processing pipelines directly from a Maxeler
MaxJ HLS specification. This takes into consideration design alterna-
tives, fragmentation, and routing failure mitigation strategies.