Print indd

Acknowledgements. This work is kindly supported by the European Commission
under the H2020 Programme with the project ECOSCALE (grant agreement 671632)
and with the project Reconfigurable Tera Stream Computing, funded by the Defence
Science and Technology Laboratory under grant DSTLX10000092266.
References
1. Wirbel, L.: Xilinx SDAccel (2014)
2. Stone, J.E., Gohara, D., Shi, G.: OpenCL: a parallel programming standard for
heterogeneous computing systems. Comput. Sci. Eng. 12(3), 66–73 (2010)
3. Sohanghpurwala, A.A., Athanas, P., Frangieh, T., Wood, A.: OpenPR: an open-
source partial-reconfiguration toolkit for Xilinx FPGAs. In: 2011 IEEE Interna-
tional Symposium on Parallel and Distributed Processing Workshops and Ph.D.
Forum (IPDPSW), pp. 228–235. IEEE (2011)

---

282
N. B. Grigore et al.
4. GoAhead Project (2017).
http://www.mn.uio.no/ifi/english/research/projects/
cosrecos/goahead/
5. Carver, J.M., Pittman, R.N., Forin, A.: Automatic bus macro placement for par-
tially reconfigurable FPGA designs. In: Proceedings of the ACM/SIGDA Interna-
tional Symposium on Field Programmable Gate Arrays, pp. 269–272. ACM (2009)
6. Vipin, K., Fahmy, S.A.: Mapping adaptive hardware systems with partial recon-
figuration using CoPR for Zynq. In: 2015 NASA/ESA Conference on Adaptive
Hardware and Systems (AHS), pp. 1–8. IEEE (2015)
7. Beckhoff, C., Koch, D., Torreson, J.: Automatic floorplanning and interface syn-
thesis of island style reconfigurable systems with GoAhead. In: Kub´atov´a, H.,
Hochberger, C., Danˇ
ek, M., Sick, B. (eds.) ARCS 2013. LNCS, vol. 7767, pp. 303–
316. Springer, Heidelberg (2013).
https://doi.org/10.1007/978-3-642-36424-2 26
8. Beckhoff, C., Koch, D., Torresen, J.: GoAhead: a partial reconfiguration framework.
In: IEEE 20th Annual International Symposium on Field-Programmable Custom
Computing Machines (FCCM), pp. 37–44. IEEE (2012)
9. Rabozzi, M., Durelli, G.C., Miele, A., Lillis, J., Santambrogio, M.D.: Floorplanning
automation for partial-reconfigurable FPGAs via feasible placements generation.
IEEE Trans. Very Large Scale Integr. VLSI Syst. 25(1), 151–164 (2017)
10. Mao, F., Chen, Y.-C., Zhang, W., Li, H.H., He, B.: Library-based placement
and routing in FPGAs with support of partial reconfiguration. ACM Trans. Des.
Autom. Electron. Syst. (TODAES) 21(4), 71 (2016)
11. Otero, A., Morales-Cas, A., Portilla, J., de la Torre, E., Riesgo, T.: A modular
peripheral to support self-reconfiguration in SoCs. In: 2010 13th Euromicro Con-
ference on Digital System Design: Architectures, Methods and Tools (DSD), pp.
88–95. IEEE (2010)
12. Lalevee, A., Horrein, P.-H., Arzel, M., H¨
ubner, M., Vaton, S.: AutoReloc: auto-
mated design flow for bitstream relocation on Xilinx FPGAs. In: 2016 Euromicro
Conference on Digital System Design (DSD), pp. 14–21. IEEE (2016)
13. Ferrandi, F., Novati, M., Morandi, M., Santambrogio, M.D., Sciuto, D.: Dynamic
reconfiguration: core relocation via partial bitstreams filtering with minimal over-
head. In: International Symposium on System-on-Chip, pp. 1–4. IEEE (2006)
14. Kalte, H., Lee, G., Porrmann, M., Ruckert, U.: Replica: a bitstream manipulation
filter for module relocation in partial reconfigurable systems. In: Proceedings of
the 19th IEEE International Parallel and Distributed Processing Symposium, pp.
8–pp. IEEE (2005)
15. DeHon, A.: Balancing interconnect and computation in a reconfigurable computing
array (or, why you don’t really want 100% LUT utilization). In: Proceedings of
the 1999 ACM/SIGDA Seventh International Symposium on Field Programmable
Gate Arrays, pp. 69–78. ACM (1999)
16. Maxeler Technologies: Multiscale dataflow programing (2014)
17. Maxeler App Gallery (2017).
http://appgallery.maxeler.com/

---