Print indd

1
Introduction
Despite the current well-know dark silicon issues [
1
], parallel processing architec-
tures have found place also in power-constrained devices such as smart-phones
and tablets, with System-on-chip featuring multi-core CPUs and GPUs. How-
ever, the end of Dennard scaling has introduced energy efficiency as the main
issue in modern computing systems, in the mobile and HPC world alike.
Dedicated solutions have become widespread including heterogeneous archi-
tectures with specialized accelerators or single-ISA approaches such as the ARM
big.LITTLE [
2
]. Regardless of the solution, one of the key mechanism to optimize
energy efficiency is Dynamic Voltage and Frequency Scaling (DVFS) [
3
–
5
].
Looking at the DVFS implementations available in current embedded plat-
forms, however, we can say that they still exhibit some limitations with respect
to their desktop counterpart. More in detail, the overhead of DVFS transitions
may have a higher weight [
6
]. Moreover, the software drivers provided by the
vendors usually expose a limited number of nominal voltage-frequency operating
points, despite the underlying hardware could operate on a wider set of points.
c
 Springer International Publishing AG, part of Springer Nature 2018
M. Berekovic et al. (Eds.): ARCS 2018, LNCS 10793, pp. 239–251, 2018.
https://doi.org/10.1007/978-3-319-77610-1
_
18

---

240
G. Massari et al.
With multiple power-performance and thermal management frameworks [
7
,
8
]
simultaneously triggering DVFS transitions, the availability of more operating
points could increase power efficiency by selecting more accurate points [
9
,
10
]
to save power without “over-performing”.
To this aim, we propose a methodology to extend the DVFS support of exist-
ing embedded software platforms. This approach allows the operating system
to access the entire set of operating points supported by the underlying hard-
ware. This is a first step in our ongoing research to improve DVFS effectiveness
for combined power/performance/thermal policies. The proposed methodology
includes an interpolation step between the nominal operating points, thus it does
not require input from the System-on-chip (SoC) manufacturer about the safe
voltage margins of the new points, nor hardware modifications to the PLL or
voltage regulator. The only requirement is the access to the source code of the
kernel-level DVFS device driver and the data sheet of the SoC.
Another relevant issue is the efficiency of the DVFS, which becomes not
negligible with policies that lead to operating point changes very frequently. By
measuring this overhead, policy designers can be made aware of the costs of
operating point changes, both in terms of latency and energy consumption. This
allows to take into account the benefits-costs trade-off. In this regard, a second
contribution of this paper is given by a method to characterize DVFS transition
overhead and identify possible bottlenecks.
From the experimental point of view, the proposed approach has been tested
on a NXP i.MX6 SABRE board, featuring an ARM Cortex A9 quad-core CPU –
a common architecture among mobile and high-end embedded platforms –, but
can be easily applied to any architecture for which documentation is available.