Print indd

2.2
Front-End Execution Architecture
Structure and Behavior. FXA also has two execution units: OXU and IXU
(Fig.
2
). While the OXU is a reduced backend of a conventional OoO proces-
sor, the IXU consists of an array of functional units (FUs). The IXU is placed
after the rename stage in the frontend and executes instructions in order. FXA
has additional register ports for the IXU; however, the total number of register
ports is not significantly increased because the OXU size is reduced as shown in
Figs.
1
and
2
.
FXA handles instructions as follows (assuming integer instructions with one-
cycle latency). (1) FXA attempts to obtain source operands at the register read
stage in the frontend by (1-a) reading from RF or (1-b) bypassing from the
FUs in the IXU (not from the OXU). Operands are bypassed between FUs on
different stages, e.g., a result calculated on the first stage is received by the second
stage. FXA then checks whether all the operands are obtained, that is, whether
instructions are ready to be executed. (2) A ready instruction is executed in the
IXU and is not dispatched to the IQ. (3) A non-ready instruction goes through

---

A TCHC with Highly Efficient Low-Power Mode
215
the IXU as a NOP and is then dispatched to the IQ in OXU and executed. Note
that an InO processor stalls its pipeline until its readiness is resolved; however
non-ready instructions in FXA go through the IXU pipeline as a NOP without
stalling the pipeline.