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part of the design and, indeed, tend to be much bigger than the router logic
itself (i.e. buffers, crossbar, flow control mechanisms, etc.). This is because tens
of thousands of entries need to be stored to be able to reach all the nodes of the
system [
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]. In addition, routing tables create other scalability issues. First, as
the size of the system increases, the size of the tables (number of entries) needs
to grow accordingly. Furthermore, given that routing tables have information
distributed across the whole system, they are quite sensitive to routing inconsis-
tencies and, obviously, consistency mechanisms are in themselves another limit
to scalability. All the reasons above motivate our design where we get rid of
routing tables to achieve substantial savings in terms of area and power foot-
print. Our FPGA-based router relies on simple arithmetic routing instead. For
the purpose of this work we have considered common topologies (fattree [
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],
dragonfly [
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]) but other topologies are possible. Our experiments measure area
and power consumption for varying number of ports and CAM entries. Results
show that routing tables are not only prohibitive in terms of area, since a rela-
tively small CAM uses more area than a 16-port router, but also that they can
consume the whole power allowance of the FPGA.
1
See
www.top500.org
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A CAM-Free Exascalable HPC Router for Low-Energy Communications
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