Конспект содержит материалы, излагаемые в лекционном курсе, с необходимыми рисунками и схемами

Системные шины могут быть:
параллельными (данные передаются в параллельном формате, число проводов соответствует числу разрядов двоичной комбинации) и последовательными (все разряды двоичной комбинации передаются поочередно по одному проводу). Первые обеспечивают более высокую скорость, вторые требуют меньшего количества проводов, что существенно в распределенных системах;
демультиплексированными (имеются отдельные шины данных, адреса и управления) и мультиплексированными (адрес, данные и сигналы управления передаются поочередно по одним и тем же линиям). Первые обеспечивают более высокую скорость и меньшую сложность подключения устройств ввода-вывода, вторые требуют меньшего количества проводов;
однонаправленные (обеспечивают передачу сигналов только в одном направлении) и двунаправленные (обеспечивают передачу сигналов в двух направлениях). Например, шина адреса однонаправленная, а шины данных и управления двунаправленные.
Разновидность системной шины зависит от используемых микропроцессора и системного контроллера.
Основные характеристики шин:
1) разрядность – количество разрядов в двоичной комбинации данных, адреса или количество сигналов управления. Для шины данных обычно кратно восьми битам (1 байту);
2) тактовая частота – частота выполнения команд машинного цикла. Задается тактовым генератором или контроллером шины и может быть примерно от 2 МГц (комплект К580) до 33 МГц (компьютерная шина PCI) и более;
3) скорость обмена данными. Измеряется в бит/с и представляет собой произведение разрядности и тактовой частоты.
Селектор адреса может быть построен на дешифраторах, логических элементах и ПЗУ.
Пример селектора адреса на дешифраторе КР1533ИД7 показан на рис. 10. Дешифратор позволяет дешифровать 7 адресов (то есть использоваться для 7 портов ввода-вывода) при использовании трех разрядов системной шины.
Например, если на входах A0 – A2 будет присутствовать адресная комбинация 010, что в десятичной нотации соответствует числу 2, в логическую «1» установится выход Q2, на остальных будет логический «0».
Если трех разрядов адреса недостаточно, т. е. подключаемых устройств больше 7, можно использовать несколько дешифраторов.

Рис. 10. Селектор адреса на дешифраторе

Пример селектора адреса на логических микросхемах КР1533ЛН1 и КР1533ЛА4 показан на рис. 11. Он предназначен для дешифровки одного единственного адреса 010.

При поступлении на вход указанной адресной комбинации на выходе установится сигнал логического «0», в остальных случаях – «1» (многие порты ввода-вывода активируются как раз сигналом низкого уровня).



Рис. 11. Селектор адреса на логических элементах: DD1 – КР1533ЛН1, DD2 – КР1533ЛА4


Пример селектора адреса на микросхеме ПЗУ КР556РТ4 показан на рис. 12.

Рис. 12. Селектор адреса на ПЗУ

При подаче на входы А0 – А7 адресной комбинации на выходах D0 – D3 появляется записанная в ячейку памяти с соответствующим адресом четырехразрядная комбинация. Ее можно использовать для четырех портов (если в каждой из четырех комбинаций один разряд отличается от остальных) или подать на дешифратор для получения 15 управляющих сигналов.