Computer systems architecture

§
• Single Inline Memory Module (SIMM)
¶
• Dual Inline Memory Module (DIMM)
**
• Accelerated Graphics Port (AGP)
††
• Personal Computer Memory Card International Association (PCMCIA)
‡‡
• Universal Serial Bus (USB)
§§
These standards are just several examples of the wealth of solutions devised and the fact that these
solutions continue to evolve as technology develops.
In addition to the elevated flexibility in connecting the many I/O peripheral devices, the variety of

---

standards supports the buses’ hierarchy. This means that the connection provides an efficient way to
use the fast buses at their maximum speed with very little interference caused by the slower buses.
The initial idea was to support the data required for the processor without delays while providing a
common infrastructure for transferring data between all the system components. Furthermore, the
ability to reuse old devices and their controllers provides an additional economic benefit.
Keyboards, for example, underwent almost no change over the years. By using a proper adapter,
there is no need to design new keyboards that are capable of working with the new buses.
FIGURE 7.15
Bus hierarchy.
Figure 7.15
depicts a system that supports a hierarchy of buses. At the upper left corner is the
processor with its cache memory. There is a direct connection between the two (not a standard bus)
since there are no additional devices connected to this bus. Usually, this will be a very fast
connection. The cache memory is connected to the memory using a fast bus (such as the processor-
memory bus). The only devices connected to this bus are the cache memory, the main memory, and
an adapter that connects the lower-level buses. Every time the data required by the processor is not
in the cache memory, this bus will be used to transfer the data from the memory to the cache
memory and the processor. From time to time, the adapter will use the bus for transferring data, but
it happens relatively rarely, and when it happens, the adapter works at the bus speed. The lower bus
is the I/O bus, which connects a variety of controllers. These controllers connect the peripheral
devices, or they can be used to bridge to further lower and slower buses, for example, as with the
slow communications controller that connects to the bus and which, on the other end, may connect
to a variety of devices or even additional communication buses (these are not part of the figure).
The most important need that led to the development of the bus hierarchy was to minimize as
much as possible delays in transferring data to the processor. This was an important issue in
designing the memory architecture and hierarchy. The bus hierarchy should, on the one hand,
provide open access, in which data from a slower device can get to the processor; and on the other
hand, the slower devices should never slow down the processor. 
Figure 7.16
is an example of a design
that is far from being optimal.
As can be seen in 
Figure 7.16
, the designer provided a very fast bus between the processor and the

---

cache memory (a backdoor channel that is reserved just for communication between the two), but
the processor, on the other hand, is connected to the north bus. The processor-memory bus is also
connected to the north bus. In this way, the north bus is actually a system bus, and most of the data
transfers in the system go through it. The problem associated with this configuration is because the
processor and the cache memory have to go through the north bus instead of a direct connection
that is not shared by slower devices. Furthermore, the cache memory has to be directly connected to
the memory to provide the required fast communication, and in this example, it is missing.
FIGURE 7.16
Bus conflicts.
Figure 7.17
provides an example of the bus architecture in one of the Pentium-based systems. At
the right upper corner, we may find the processor with its on-chip cache Level 1. A dedicated fast
communication channel connects the two caches (Level 1 and Level 2). This component (comprising
the processor and the two caches) is connected to a fast 64-bit system bus. This bus is used for
connecting the main memory, the graphics adapter, and the Level 3 cache. The graphics adapter is
part of this bus to support very fast graphic displays, for example, for gamers. If the system does not
require these superfast displays, then the ordinary monitors will be connected using a slower USB.
As already stated in this chapter, the memory speed is influenced by two major aspects: the bus
speed and its width. The speed defines how many units of data can be transferred every cycle, and the
width defines the unit of data (byte, word, etc.). For example, if this bus speed is 800 MHz, it means
that the bus is capable of transferring 800 million blocks every second. Each of these blocks is 64 bits
wide. Although wider buses are more expensive (they require more wires in the cable as well as a
larger connector that occupies more space on the motherboard), designers use them in order to
achieve better transfer rates.

---

FIGURE 7.17
Pentium architecture.
The fast system bus is connected (by the north bridge) to a 32-bit PCI bus. The north bridge is
used for connecting the two buses, adjusting the speeds and block sizes, and translating the
protocols. In addition, the PCI bus includes an additional four adapters that can be used for
connecting PCI devices or for adapters/bridges that will allow the connection of other slower buses.
On its lower side, the PCI bus is connected to the south bridge, which connects additional even
slower buses. One of the important features and contributors to the success of the PC line of
computers is its backward compatibility. Modern computers still support some of the old and even
outdated peripherals, such as keyboards, floppy disks, and so on. For that reason, the south bridge,
which on one side connects the PCI bus and on the other connects to modern buses such as USB,
provides also backward compatibility by connecting to other old 16-bit and even 8-bit buses. This
allows the reuse of some peripherals that, while working relatively slowly, do not need to be replaced,
such as a real-time clock that synchronizes the system’s activities but involves a minimal amount of
data being sent over the bus.
Figure 7.18
elaborates on the timing aspects of the buses close to the processor. It can be seen that
accessing the internal (Level 1) cache requires one cycle, similar to accessing registers. When the data
has to be brought for the second-level cache, it requires two or three cycles depending on the
implementation and the proximity. In cases in which the data is not found in Level 1 and Level 2, it
has to be brought from the memory. In this case, the “cost” can be 50–200 cycles (up to two orders of
magnitude) based on the specific implementation, bus conflicts, and so on. The figure addresses once

---

again the importance of cache memory to the system’s performance.
FIGURE 7.18
Faster bus access time.
Hard Drive Buses
Disks, especially hard drives as well as optical disks, solid-state disks, and disks-on-key, are among
the most important devices that were developed in parallel to the processors and memory. Many
manufacturers concentrate on disks and provide a large spectrum of devices to be integrated into
many systems (computers, handheld appliances, mobile phones, cameras, etc.). To provide the
required connectivity, many standards for connecting explicitly disks were developed. Since the disks
have different and sometimes unique attributes, there was a need for dedicated buses. As with
ordinary buses, the buses that were designed specifically for disks were developed over time in an
evolutionary process that closely followed technological developments. Due to the rapid
developments in recent years, some of the more important improvements are relatively new. A